Renesas Electronics, Klockbuffert, 28 Ben, TSSOP
- RS-artikelnummer:
- 263-7987
- Tillv. art.nr:
- 9DB633AGILF
- Tillverkare / varumärke:
- Renesas Electronics
Mängdrabatt möjlig
Antal (1 rör med 50 enheter)*
2 491,80 kr
(exkl. moms)
3 114,75 kr
(inkl. moms)
Lägg till 50 enheter för att få fri frakt
Tillfälligt slut
- Leverans från den 25 maj 2026
Behöver du mer? Ange den kvantitet du behöver och klicka på "Kontrollera leveransdatum"
Enheter | Per enhet | Per rör* |
|---|---|---|
| 50 - 50 | 49,836 kr | 2 491,80 kr |
| 100 - 200 | 45,10 kr | 2 255,00 kr |
| 250 - 450 | 43,956 kr | 2 197,80 kr |
| 500 - 950 | 42,809 kr | 2 140,45 kr |
| 1000 + | 41,763 kr | 2 088,15 kr |
*vägledande pris
- RS-artikelnummer:
- 263-7987
- Tillv. art.nr:
- 9DB633AGILF
- Tillverkare / varumärke:
- Renesas Electronics
Specifikationer
Datablad
Lagstiftning och ursprungsland
Produktdetaljer
Hitta liknande produkter genom att välja ett eller flera attribut.
Välj alla | Attribut | Värde |
|---|---|---|
| Varumärke | Renesas Electronics | |
| Produkttyp | Klockbuffert | |
| Maximal ingångsfrekvens | 110MHz | |
| Fästetyp | Yta | |
| Kapseltyp | TSSOP | |
| Antal ben | 28 | |
| Antal utgångar | 6 | |
| Minsta matningsspänning | 3.3V | |
| Maximal matningsspänning | 4.6V | |
| Minsta arbetsstemperatur | -40°C | |
| Maximal arbetstemperatur | 85°C | |
| Bredd | 4.5 mm | |
| Serie | 9DB633 | |
| Längd | 9.8mm | |
| Höjd | 1.2mm | |
| Standarder/godkännanden | RoHS | |
| Fordonsstandard | Nej | |
| Välj alla | ||
|---|---|---|
Varumärke Renesas Electronics | ||
Produkttyp Klockbuffert | ||
Maximal ingångsfrekvens 110MHz | ||
Fästetyp Yta | ||
Kapseltyp TSSOP | ||
Antal ben 28 | ||
Antal utgångar 6 | ||
Minsta matningsspänning 3.3V | ||
Maximal matningsspänning 4.6V | ||
Minsta arbetsstemperatur -40°C | ||
Maximal arbetstemperatur 85°C | ||
Bredd 4.5 mm | ||
Serie 9DB633 | ||
Längd 9.8mm | ||
Höjd 1.2mm | ||
Standarder/godkännanden RoHS | ||
Fordonsstandard Nej | ||
- COO (ursprungsland):
- TW
The Renesas Electronics zero-delay buffer supports PCIe Gen1 and Gen2 clocking requirements. It is driven by a differential SRC output pair from an IDT main clock generator. It attenuates jitter on the input clock and has a selectable PLL bandwidth to maximize performance in systems with or without spread-spectrum clocking.
SMBus Interface
Selectable PLL bandwidth
Minimizes jitter peaking in downstream PLLs
Cycle-to-cycle jitter < 50ps
Output-to-output skew < 50 ps
PCIe Gen3 phase jitter < 1.0ps RMS